主管安全副指挥长安全生产岗位职责
一、分管指挥部的安全生产工作,履行指挥长委托的相应职责;二、组织制定实施指挥部的年度安全工作规划,组织安全生产方案的审定;三、组织较大事故的调查处理,参与重大事故的调查处理;四、组织每月的安全大检查及月例会;五、履行环境与职业健康安全管理体系中相关职责;六、协调与地方、业主、对口..
2024-05-04
图形芯片RTL 设计主管工程师 成都海光集成电路设计有限公司 成都海光集成电路设计有限公司,成都海光,海光集成电路,海光 职责描述:
参与芯片的架构设计,和算法的硬件实现和优化.
– 完成或指导工程师完成模块级架构和RTL设计
– 根据时序、面积、性能、功耗要求,优化RTL设计
– 参与芯片开发全流程,解决芯片设计过程中的技术问题,确保设计、验证、时序达成
– 支持软件、驱动开发和硅片调试
任职要求:
电子工程、微电子或相关专业,本科或硕士6 年以上工作经验
– 较强的verilog HDL能力和良好的代码风格, 能够根据需求优化设计
– 熟悉复杂的数据通路与控制通路的逻辑设计, 有扎实的时序、面积、功耗、性能分析能力,较强的调 试、ECO 和硅片调试能力
– 熟悉前端设计各个流程,包括构架、设计、和验证,熟悉常用EDA 仿真和实现工具
– 较强的script 能力,比如Perl, Python, Ruby,或相关语言
– 具备以下任一经验者尤佳:熟悉计算机体系结构相关知识、熟悉CPU 或GPU 软硬件系统架构、熟悉 低功耗设计
– 较强的解决问题能力,良好的沟通能力和团队协作和领导能力
– 良好的英文文档阅读与撰写能力
Responsibility:
– Work on chip architecture design, implement and improve algorithm hardware.
– Implement or guide junior engineer to code or refine block level RTL
– Analysis and improve RTL design for timing, area, performance, and power
– take part in all phase of chip development, resolve technical problem in chip development, make sure design, verification, timing is done correctly
– Support software/driver development and silicon debug
Requirement:
– MS with at least 6 years experience of ASIC design.
– Proficient in Verilog HDL with good coding style, can improve design according to requirements
– Strong design skill, familiar with datapath and control logic
– Demonstrated work experience with timing analysis, area and power optimizations, performance analysis, debug ability, ECOs, and post-silicon debug
– Experience with all phases of frontend architecture, design and validation
– Excellent knowledge of popular EDA simulation implementation tools
– Good experience in scripting languages like Perl, Python, Ruby, Unix shell or similar languages.
– Any knowledge of below domain is a big plus: computer system architecture and design, CPU or GPU architecture and design, low power design
– Strong problem solving, communication skills and good team work spirit
– Good English skill of document reading and writing
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